結果與討論
首先，在測量電路板的板電容時沒有使用DUT。圖4所示電路板的測量條件是16 fF電容且沒有DUT。這是一個相當小的電容，可以忽略不計，因為通常CDM的預期值為幾百至幾千fF。
Most JFET and CMOS input op amps were measurable using this new CDM measurement使用這種新的CDM測量技術，可以測量大多數JFET和CMOS輸入型運算放大器。為了說明該方法，以測量低噪聲精度JFET運算放大器LT1792為例。下表列出了在一定頻率范圍內的阻抗（Z）、相位角（θ）、電抗XS和CDM的計算值。當相位角為－90°時，阻抗表現為純容性。
表1．電源為±15 V時，LT1792在不同頻率下的阻抗測量
上述表1給出了在500 kHz至5 MHz頻率范圍內的測量結果。在該頻率范圍內的相位接近于純容性（相位角為－89°至－90°）。同時，電抗XS決定了總輸入阻抗，即Z≈XS。CDM的計算平均值約為10．2 pF。最高測量頻率為5 MHz，因為該器件帶寬僅可達5．6 MHz。更低頻率下的結果變得非相干。推測這是由于運算放大器的行為使輸出電壓降低，CDM電流迅速消減，同時XS阻抗在低頻時變大。
還應在每個階躍頻率處檢查運算放大器的輸出，以確保它不會被阻抗分析儀產生的信號過驅。來自HP4192A的該信號的幅度可在0．1 V至1．1 V范圍內調節，這剛好足以在運算放大器的輸出中產生擺動，并使反相輸入引腳中的電壓電平略微發生變動。圖5顯示了頻率為800 kHz時，運算放大器輸出端的峰峰值無失真信號（綠色信號）為28 mV。2．76 V峰峰值幅度（1 V rms）的黃色信號是直接從分析儀的振蕩輸出端口探測得的。公平起見，可以任意決定不允許輸出失真，不論是對DUT還是對HP4192A檢波器。盡管該設置相對來說并不受探頭效應的影響，但在獲取阻抗和相位的實際數據時已經將探頭移除。
圖5．在HP4192A“Osc”輸出端口和運算放大器輸出引腳探測到的輸出。
我們進行了在不同電源電壓下測量CDM的測試。CDM對電源和共模電壓的依賴性會隨運算放大器的不同而有所不同；不同的拓撲和晶體管類型預計會導致高壓電源和低壓電源不同的結寄生效應。表2給出了電源穩定在±5 V范圍內LT1792的結果。CDM的測量平均值為9．2 pF，與采用±15 V電源時的結果10 pF相當接近。因此，可以得出結論，LT1792的CDM不會隨電源電壓的改變而發生顯著變化。這與其CCM形成了鮮明的對比，后者會隨電源電壓發生顯著變化。