微電子所在新型硅基環柵納米線MOS器件研究中取得進展
近日，中國科學院微電子研究所集成電路先導工藝研發中心在面向5納米以下技術代的新型硅基環柵納米線（Gate-all-around silicon nanowire，GAA SiNW）MOS器件的結構和制造方法研究中取得新進展。 5納米以下集成電路技術中現有的FinFET器件結構面臨諸多挑戰。環柵納米線器件由于具有更好的溝道靜電完整性、漏電流控制和載流子一維彈道輸運等優勢，被認為是未來可能取代FinFET的關鍵架構之一。近年來，將理想環柵納米線結構和主流FinFET工藝結合發展下一代集成技術已成為集成電路深入發展的研發關鍵熱點之一。如圖1所示，目前國際報道的基于主流高k金屬柵FinFET制造工藝形成堆疊納米線器件的研發有兩種不同方案：堆疊納米線（SNW，IMEC）和堆疊納米片（Nanosheet，IBM）技術。上述方案都需要在普通硅襯底上外延生長高質量的多層GeSi/Si結構，并在高k金屬柵取代柵工藝中選擇腐蝕GeSi或Si，......閱讀全文
微電子所在新型硅基環柵納米線MOS器件研究中取得進展
近日，中國科學院微電子研究所集成電路先導工藝研發中心在面向5納米以下技術代的新型硅基環柵納米線（Gate-all-around silicon nanowire，GAA SiNW）MOS器件的結構和制造方法研究中取得新進展。 5納米以下集成電路技術中現有的FinFET器件結構面臨諸多挑戰。環柵
微電子所在鐵電垂直環柵納米器件研究方面取得進展
鐵電晶體管（FeFET）具有非易失性數據存儲、納秒級的編程/擦除速度、低功耗操作、超長的數據保存時間以及與CMOS工藝兼容等優點，被認為是未來非易失存儲器應用的候選器件。在5nm技術節點以下，由于器件柵長（小于18納米）和鐵電薄膜厚度（大約10納米）相近，基于FinFET和水平環柵晶體管（GAAFE
朱慧瓏團隊在鐵電垂直環柵納米器件研究獲進展
鐵電晶體管（FeFET）具有非易失性數據存儲、納秒級的編程/擦除速度、低功耗操作、超長的數據保存時間以及與CMOS工藝兼容等優點，被認為是未來非易失存儲器應用的候選器件。在5nm技術節點以下，由于器件柵長（小于18納米）和鐵電薄膜厚度（大約10納米）相近，基于FinFET和水平環柵晶體管（GAA
微電子所在鐵電垂直環柵納米器件研究方面取得進展
鐵電晶體管（FeFET）具有非易失性數據存儲、納秒級的編程/擦除速度、低功耗操作、超長的數據保存時間以及與CMOS工藝兼容等優點，被認為是未來非易失存儲器應用的候選器件。在5nm技術節點以下，由于器件柵長（小于18納米）和鐵電薄膜厚度（大約10納米）相近，基于FinFET和水平環柵晶體管（GAA
我國科學家在新型垂直納米環柵器件研究中取得進展
垂直納米環柵晶體管是集成電路2納米及以下技術代的主要候選器件，但其在提高器件性能和可制造性等方面面臨著眾多挑戰。在2018年底舉辦的國際集成電路會議IEDM上，來自IMEC的Ryckaert博士將垂直納米器件的柵極長度及溝道與柵極相對位置的控制列為關鍵挑戰之一。 中國科學院微電子研究所先導中心
微電子所垂直納米環柵器件研究獲進展
與目前主流的FinFET器件相比，納米環柵器件（GAA）在可微縮性、高性能和低功耗方面更具優勢，被認為是下一代集成電路關鍵核心技術。其中，垂直納米環柵器件（VGAA）由于在垂直方向上具有更多的集成自由度，可增加柵極和源漏的設計空間，減少器件所占面積，更易實現多層器件間的垂直堆疊并通過全新的布線方
MOS器件的發展與面臨的挑戰（一）
隨著集成電路工藝制程技術的不斷發展，為了提高集成電路的集成度，同時提升器件的工作速度和降低它的功耗，MOS器件的特征尺寸不斷縮小，MOS器件面臨一系列的挑戰。例如短溝道效應（Short Channel Effect - SCE），熱載流子注入效應（Hot Carrier Inject -
場效應晶體管的分類
場效應晶體管是依靠一塊薄層半導體受橫向電場影響而改變其電阻（簡稱場效應），使具有放大信號的功能。這薄層半導體的兩端接兩個電極稱為源和漏。控制橫向電場的電極稱為柵。 根據柵的結構，場效應晶體管可以分為三種： ①結型場效應管(用PN結構成柵極)； ②MOS場效應管（用金屬-氧化物－
解析：半導體nm制程指的是哪里？
半導體制程指的是MOS管實際制造結束時的柵級引線寬度，也就是柵級多晶硅的寬度。 當然，實際中源極和漏極會有少量延伸到柵級下面，所以源極和漏極的實際分隔距離小于柵級寬度。這個有效分開距離被稱為有效溝道長度，對晶體管而言是最重要的參數。不過這個參數很難測量，所以一般直接用柵級引線寬度來
MOS器件的發展與面臨的挑戰（二）
1.8HKMG技術當MOS器件的特征尺寸不斷縮小45nm及以下時，為了改善短溝道效應，溝道的摻雜濃度不斷提高，為了調節閾值電壓Vt，柵氧化層的厚度也不斷減小到1nm。1nm厚度的SiON柵介質層已不再是理想的絕緣體，柵極與襯底之間將會出現明顯的量子隧穿效應，襯底的電子以量子的形式穿過柵介質層進入柵，