我國學者在高能效新型晶體管研究領域取得重要進展

   在國家自然科學基金創新研究群體項目（項目編號：61621061）等資助下，北京大學電子學系、納米器件物理與化學教育部重點實驗室張志勇教授團隊與彭練矛教授團隊合作，在高能效新型晶體管研究領域取得重要進展。研究成果以“Dirac-source Field-effect Transistors as Energy-efficient, High-performance Electronic Switches（作為高能效和高性能電子開關的狄拉克源場效應晶體管）”為題，于2018年6月14日在線發表于Science（《科學》）。論文鏈接：http://science.sciencemag.org/content/early/2018/06/13/science.aap9195。

　　集成電路的發展趨勢已由追求性能和提升集成度為主轉變成以降低功耗為主，而降低功耗最有效方法是降低工作電壓。目前，CMOS（互補金屬氧化物半導體）集成電路（14/10nm技術節點）的工作電壓降低至0.7V，而MOS晶體管中亞閾值擺幅（SS）的熱激發限制（60mV/DEC）導致集成電路的工作電壓無法降低到0.64V以下。用于未來集成電路的超低功耗晶體管不僅要求亞閾值擺幅低于60mV/DEC，開態電流足夠大，而且要求性能穩定、制備簡單。

　　張志勇教授和彭練矛教授研究團隊合作提出了一種新型超低功耗場效應晶體管，采用具有特定摻雜的石墨烯作為“冷”電子源構建出狄拉克源場效應晶體管，在實驗上實現室溫下40mV/DEC左右的亞閾值擺幅。該晶體管的驅動電流可與MOSFET（金屬-氧化物半導體場效應晶體管）相比擬，且其SS<60mV/DEC所跨的電流范圍更大，在0.5V工作電壓下的開態和關態電流均與英特爾公司14nm技術節點CMOS器件（在0.7V工作電壓下）相當。

　　此項研究工作突破了晶體管室溫亞閾值擺幅的熱發射理論極限，提供了一種能夠實現室溫下亞60mV/DEC的新原理器件，并且能保持傳統MOS晶體管的高性能，有望將集成電路的工作電壓降低到0.5V及以下，為3nm以下技術節點的集成電路技術提供解決方案。

圖. 采用雙柵控制實現的狄拉克源晶體管結構和性能表征

　　(A)帶有源端控制柵的狄拉克源晶體管結構示意圖；(B)晶體管掃描電鏡照片，其中標尺為200nm；(C)狄拉克晶體管“關”態能帶圖；(D)不同控制柵電壓下的晶體管轉移曲線；(E)亞閾值擺幅與控制柵電壓關系圖；(F)亞閾值斜率與溫度關系圖。